Инженер верификатор

О вакансии

Функциональная верификация IP-блоков по полному маршруту с применением методологии UVM, взаимодействие с разработчиками, поддержка системы регрессионного тестирования и CI/CD

Требования

• Опыт в сфере верификации или разработки RTL для ASIC или FPGA от 3 лет (Verilog/ System Verilog)
• Знание методологии UVM
• Знание архитектуры современных процессоров и SoC интерфейсов (ACE, AXI, APB)
• Знание System Verilog Assertion
• Уверенный пользователь ОС Linux
• Опыт использования системы контроля версий Git (GitLab)
• Опыт в использовании VIP сторонних разработчиков
• Английский язык на уровне чтения технической документации

Источник: Telegram-канал Work Embedded

Сообщить о мошенничестве