Инженер по разработке (RTL Designer)
150000 ₽Москва, Санкт-Петербург, Нижний Новгород, Минсксегодня
О вакансии
Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog, работа с RTL-симуляторами и архитектурой процессоров
Требования
- Опыт разработки RTL от 3 лет
- Знание Verilog/SystemVerilog
- Опыт использования RTL-симулятора от 3 лет
- Опыт работы в Linux
- Английский язык (чтение технической документации)
- Опыт работы с системами контроля версий
Источник: Telegram-канал FreeWorkFeed - Фриланс, удаленная работа
Контакт работодателя скрыт
Зарегистрируйтесь и загрузите резюме — откроется прямой контакт по этой вакансии и персональная подборка похожих из сотен Telegram-каналов. Первые 3 дня бесплатно, без карты.
Получить контакт работодателя